verilogHDL的基本结构中通常需要进行模块范围的定义，VerilogHDL的模块范围的定义的开始和结束方式是？
verilogHDL的基本结构中通常需要进行模块范围的定义，VerilogHDL的模块范围的定义的开始和结束方式是？
A./*...*/
B.{...}
C.if...else
D.module...endmodule
E.begin...end
F.</.../>
正确答案：module...endmodule
Tag：电子线路设计测试与实验 模块 定义
时间：2022-01-16 21:50:13