A.组合逻辑电路的输出仅仅取决于当前输入

B.组合逻辑电路是无记忆的

C.大的组合逻辑电路可以由小的组合逻辑电路构成

D.组合逻辑电路不包含回路

正确答案：组合逻辑电路的输出仅仅取决于当前输入；组合逻辑电路是无记忆的；大的组合逻辑电路可以由小的组合逻辑电路构成；组合逻辑电路不包含回路

9、下列表达式成立的是（）

A.A+B=B+A

B.AB = BA

C.B（B+C） = B

D.

正确答案：A+B=B+A；AB = BA；B（B+C） = B

10、卡诺图的画圈原则中，说法正确的是（）

A.质主蕴含项一定出现在最简解中

B.最简表达式中有时都是非质主蕴含项

C.质主蕴含项一定是能圈的最大圈

D.最简表达式一定含有最少的圆圈数目

正确答案：质主蕴含项一定出现在最简解中；最简表达式中有时都是非质主蕴含项；质主蕴含项一定是能圈的最大圈；最简表达式一定含有最少的圆圈数目

第三章单元测试

1、假设a=3'b001，则表达式{2{a}}的值是（）。

A.3'b001

B.2'b01

C.6'b001001

D.6'b000001

正确答案：6'b001001

2、假设m = 4'b0101，下列运算结果正确的是（）。

A.&m=1

B.|m=0

C.^m=1

D.~^m=1

正确答案：~^m=1

3、如下程序中第三条阻塞赋值语句完成赋值的时刻是（）。 always（）comb begin

#5 a = 16’b0； #10 b = {x， y， z}； #5 c = 1’b1；end

A.5

B.20

C.10

D.15

正确答案：20

4、64位行波进位加法器的延迟为（）。假设全加器的延迟是450ps。

A.18ns

B.28.8ns

C.38.8ns

D.28ns

正确答案：28.8ns

5、在SystemVerilog模块中定义一个端口必须指明哪些要素（）。

A.方向

B.类型

C.位宽

D.名字

正确答案：方向；名字

6、logic类型的变量会被综合为（）电路。

A.三态门

B.连线

C.寄存器传输级

D.复用器

正确答案：连线；寄存器传输级

7、一个SystemVerilog测试程序需要包含几个要素（）。

A.待测模块

B.时钟信号

C.激励信号

D.输出响应

正确答案：待测模块；激励信号；输出响应

8、阻塞赋值主要用于实现组合逻辑电路，非阻塞赋值主要用于实现时序逻辑电路。

A.正确

B.错误

正确答案：正确

9、在SystemVerilog过程块中可以对模块进行实例化声明。

A.正确

B.错误

正确答案：错误

10、系统任务$monitor在每次执行的时刻打印相应信息。

A.正确

B.错误

正确答案：错误

第四章单元测试

1、时序逻辑电路在结构上（）。

A.必须包含组合逻辑电路

B.必须有存储电路

C.必有存储电路和组合逻辑电路

D.以上均正确

正确答案：必须有存储电路

2、一个 4 位寄存器可以构成最长计数器的长度是（）。

A.8

B.12

C.15

D.16

正确答案：16

3、内存若为16MB，则表示其容量为（）KB。