Verilog语言引用的子模块可以是一个设计好的Verilog模块，也可以是别的HDL语言如VHDL语言设计的元件，还可以是IP核模块。
Verilog语言引用的子模块可以是一个设计好的Verilog模块，也可以是别的HDL语言如VHDL语言设计的元件，还可以是IP核模块。
A.正确
B.错误
正确答案：正确
Tag：电子线路设计测试与实验 模块 语言
时间：2022-01-16 21:50:36